`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/19 16:12:31
// Design Name: 
// Module Name: add4
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////

module add4(
    input   wire    [3:0]   a,
    input   wire    [3:0]   b,
    input   wire                c_up,
     
    output wire     [3:0]       y,
    output wire                 Co
);
 
        wire    Co_temp;
 
        add2    add2_inst1(
            .a          (a[3:2]),
            .b          (b[3:2]),
            .c_up       (Co_temp), 
             
            .y          (y[3:2]),
            .Co     (Co)
        );
 
        add2    add2_inst2(
            .a          (a[1:0]),
            .b          (b[1:0]),
            .c_up       (c_up),
             
            .y          (y[1:0]),
            .Co     (Co_temp)
        );
 
 
 
endmodule

